English

Um guia completo para wafers de carboneto de silício/wafer de SiC

Resumo do wafer de SiC

 Wafers de carboneto de silício (SiC)tornaram-se o substrato de escolha para eletrônicos de alta potência, alta frequência e alta temperatura nos setores automotivo, de energia renovável e aeroespacial. Nosso portfólio abrange os principais politipos e esquemas de dopagem — 4H dopado com nitrogênio (4H-N), semi-isolante de alta pureza (HPSI), 3C dopado com nitrogênio (3C-N) e 4H/6H tipo p (4H/6H-P) — oferecidos em três classes de qualidade: PRIME (substratos totalmente polidos, para dispositivos), DUMMY (lapidado ou não polido para testes de processo) e RESEARCH (camadas epi personalizadas e perfis de dopagem para P&D). Os diâmetros dos wafers abrangem 2", 4", 6", 8" e 12" para se adequar tanto a ferramentas legadas quanto a fábricas avançadas. Também fornecemos boules monocristalinos e cristais semente precisamente orientados para apoiar o crescimento interno de cristais.

Nossos wafers de 4H-N apresentam densidades de portadores de 1×10¹⁶ a 1×10¹⁹ cm⁻³ e resistividades de 0,01–10 Ω·cm, proporcionando excelente mobilidade eletrônica e campos de ruptura acima de 2 MV/cm — ideais para diodos Schottky, MOSFETs e JFETs. Os substratos HPSI excedem a resistividade de 1×10¹² Ω·cm com densidades de microtubos abaixo de 0,1 cm⁻², garantindo vazamento mínimo para dispositivos de RF e micro-ondas. O 3C-N cúbico, disponível nos formatos de 2" e 4", permite heteroepitaxia em silício e suporta novas aplicações fotônicas e MEMS. Wafers 4H/6H-P do tipo P, dopados com alumínio para 1×10¹⁶–5×10¹⁸ cm⁻³, facilitam arquiteturas de dispositivos complementares.

Os wafers de SiC PRIME passam por polimento químico-mecânico para obter rugosidade superficial RMS <0,2 nm, variação total da espessura inferior a 3 µm e curvatura <10 µm. Os substratos DUMMY aceleram os testes de montagem e empacotamento, enquanto os wafers RESEARCH apresentam espessuras de epicamada de 2 a 30 µm e dopagem personalizada. Todos os produtos são certificados por difração de raios X (curva de oscilação <30 segundos de arco) e espectroscopia Raman, com testes elétricos — medições de Hall, perfilamento C-V e varredura de microtubos — garantindo a conformidade com JEDEC e SEMI.

Bolhos de até 150 mm de diâmetro são cultivados por PVT e CVD com densidades de deslocamento abaixo de 1×10³ cm⁻² e baixas contagens de microtubos. Os cristais-semente são cortados a 0,1° do eixo c para garantir crescimento reprodutível e altos rendimentos de fatiamento.

Ao combinar vários politipos, variantes de dopagem, graus de qualidade, tamanhos de wafers de SiC e produção interna de boule e cristal semente, nossa plataforma de substrato de SiC simplifica as cadeias de suprimentos e acelera o desenvolvimento de dispositivos para veículos elétricos, redes inteligentes e aplicações em ambientes adversos.

Resumo do wafer de SiC

 Wafers de carboneto de silício (SiC)tornaram-se o substrato de SiC preferido para eletrônicos de alta potência, alta frequência e alta temperatura nos setores automotivo, de energia renovável e aeroespacial. Nosso portfólio abrange os principais politipos e esquemas de dopagem — 4H dopado com nitrogênio (4H-N), semi-isolante de alta pureza (HPSI), 3C dopado com nitrogênio (3C-N) e 4H/6H tipo p (4H/6H-P) — oferecidos em três qualidades: wafer de SiCPRIME (substratos totalmente polidos, de nível de dispositivo), DUMMY (polidos ou não polidos para testes de processo) e RESEARCH (camadas epi personalizadas e perfis de dopagem para P&D). Os diâmetros dos wafers de SiC abrangem 2", 4", 6", 8" e 12" para atender tanto ferramentas tradicionais quanto fábricas avançadas. Também fornecemos boules monocristalinos e cristais semente precisamente orientados para auxiliar no crescimento de cristais interno.

Nossos wafers de SiC 4H-N apresentam densidades de portadores de 1×10¹⁶ a 1×10¹⁹ cm⁻³ e resistividades de 0,01–10 Ω·cm, proporcionando excelente mobilidade eletrônica e campos de ruptura acima de 2 MV/cm — ideais para diodos Schottky, MOSFETs e JFETs. Os substratos HPSI excedem a resistividade de 1×10¹² Ω·cm com densidades de microtubos abaixo de 0,1 cm⁻², garantindo vazamento mínimo para dispositivos de RF e micro-ondas. O 3C-N cúbico, disponível nos formatos de 2" e 4", permite heteroepitaxia em silício e suporta novas aplicações fotônicas e MEMS. Wafers de SiC tipo P 4H/6H-P, dopados com alumínio para 1×10¹⁶–5×10¹⁸ cm⁻³, facilitam arquiteturas de dispositivos complementares.

Os wafers PRIME de SiC passam por polimento químico-mecânico para obter rugosidade superficial RMS <0,2 nm, variação total da espessura inferior a 3 µm e curvatura <10 µm. Os substratos DUMMY aceleram os testes de montagem e empacotamento, enquanto os wafers RESEARCH apresentam espessuras de epicamada de 2 a 30 µm e dopagem personalizada. Todos os produtos são certificados por difração de raios X (curva de oscilação <30 segundos de arco) e espectroscopia Raman, com testes elétricos — medições de Hall, perfilamento C-V e varredura de microtubos — garantindo a conformidade com JEDEC e SEMI.

Bolhos de até 150 mm de diâmetro são cultivados por PVT e CVD com densidades de deslocamento abaixo de 1×10³ cm⁻² e baixas contagens de microtubos. Os cristais-semente são cortados a 0,1° do eixo c para garantir crescimento reprodutível e altos rendimentos de fatiamento.

Ao combinar vários politipos, variantes de dopagem, graus de qualidade, tamanhos de wafers de SiC e produção interna de boule e cristal semente, nossa plataforma de substrato de SiC simplifica as cadeias de suprimentos e acelera o desenvolvimento de dispositivos para veículos elétricos, redes inteligentes e aplicações em ambientes adversos.

Imagem da pastilha de SiC

Folha de dados do wafer de SiC tipo 4H-N de 6 polegadas

 

Folha de dados de wafers de SiC de 6 polegadas
Parâmetro Subparâmetro Grau Z Grau P Grau D
Diâmetro   149,5–150,0 mm 149,5–150,0 mm 149,5–150,0 mm
Grossura 4H‑N 350 µm ± 15 µm 350 µm ± 25 µm 350 µm ± 25 µm
Grossura 4H-SI 500 µm ± 15 µm 500 µm ± 25 µm 500 µm ± 25 µm
Orientação de wafer   Fora do eixo: 4,0° em direção a <11-20> ±0,5° (4H-N); No eixo: <0001> ±0,5° (4H-SI) Fora do eixo: 4,0° em direção a <11-20> ±0,5° (4H-N); No eixo: <0001> ±0,5° (4H-SI) Fora do eixo: 4,0° em direção a <11-20> ±0,5° (4H-N); No eixo: <0001> ±0,5° (4H-SI)
Densidade do microtubo 4H‑N ≤ 0,2 cm² ≤ 2 cm² ≤ 15 cm²
Densidade do microtubo 4H-SI ≤ 1 cm² ≤ 5 cm² ≤ 15 cm²
Resistividade 4H‑N 0,015–0,024 Ω·cm 0,015–0,028 Ω·cm 0,015–0,028 Ω·cm
Resistividade 4H-SI ≥ 1×10¹⁰ Ω·cm ≥ 1×10⁵ Ω·cm  
Orientação plana primária   [10-10] ± 5,0° [10-10] ± 5,0° [10-10] ± 5,0°
Comprimento plano primário 4H‑N 47,5 mm ± 2,0 mm    
Comprimento plano primário 4H-SI Entalhe    
Exclusão de Borda     3 milímetros  
Warp/LTV/TTV/Arco   ≤2,5 µm / ≤6 µm / ≤25 µm / ≤35 µm ≤5 µm / ≤15 µm / ≤40 µm / ≤60 µm  
Rugosidade polonês Ra ≤ 1 nm    
Rugosidade CMP Ra ≤ 0,2 nm   Ra ≤ 0,5 nm
Fissuras nas bordas   Nenhum   Comprimento cumulativo ≤ 20 mm, único ≤ 2 mm
Placas Hexagonais   Área acumulada ≤ 0,05% Área acumulada ≤ 0,1% Área acumulada ≤ 1%
Áreas de Polítipo   Nenhum Área acumulada ≤ 3% Área acumulada ≤ 3%
Inclusões de Carbono   Área acumulada ≤ 0,05%   Área acumulada ≤ 3%
Arranhões superficiais   Nenhum   Comprimento cumulativo ≤ 1 × diâmetro do wafer
Chips de Borda   Nenhum permitido ≥ 0,2 mm de largura e profundidade   Até 7 chips, ≤ 1 mm cada
TSD (Luxação de Parafuso Rosqueado)   ≤ 500 cm²   N / D
BPD (Deslocamento do Plano Base)   ≤ 1000 cm²   N / D
Contaminação de superfície   Nenhum    
Embalagem   Cassete multi-wafer ou recipiente de wafer único Cassete multi-wafer ou recipiente de wafer único Cassete multi-wafer ou recipiente de wafer único

Folha de dados do wafer de SiC tipo 4H-N de 4 polegadas

 

Folha de dados do wafer de SiC de 4 polegadas
Parâmetro Produção MPD Zero Grau de produção padrão (grau P) Grau fictício (grau D)
Diâmetro 99,5 mm–100,0 mm
Espessura (4H-N) 350 µm±15 µm   350 µm±25 µm
Espessura (4H-Si) 500 µm±15 µm   500 µm±25 µm
Orientação de wafer Fora do eixo: 4,0° em direção a <1120> ±0,5° para 4H-N; No eixo: <0001> ±0,5° para 4H-Si    
Densidade do microtubo (4H-N) ≤0,2 cm² ≤2 cm² ≤15 cm²
Densidade de microtubos (4H-Si) ≤1 cm² ≤5 cm² ≤15 cm²
Resistividade (4H-N)   0,015–0,024 Ω·cm 0,015–0,028 Ω·cm
Resistividade (4H-Si) ≥1E10 Ω·cm   ≥1E5 Ω·cm
Orientação plana primária   [10-10] ±5,0°  
Comprimento plano primário   32,5 mm ±2,0 mm  
Comprimento plano secundário   18,0 mm ±2,0 mm  
Orientação plana secundária   Face de silício para cima: 90° CW do plano principal ±5,0°  
Exclusão de Borda   3 milímetros  
LTV/TTV/Distorção de arco ≤2,5 µm/≤5 µm/≤15 µm/≤30 µm   ≤10 µm/≤15 µm/≤25 µm/≤40 µm
Rugosidade Ra polonês ≤1 nm; Ra CMP ≤0,2 nm   Ra ≤0,5 nm
Fissuras nas bordas causadas por luz de alta intensidade Nenhum Nenhum Comprimento cumulativo ≤10 mm; comprimento único ≤2 mm
Placas Hexagonais por Luz de Alta Intensidade Área cumulativa ≤0,05% Área cumulativa ≤0,05% Área cumulativa ≤0,1%
Áreas de politipia por luz de alta intensidade Nenhum   Área acumulada ≤3%
Inclusões de Carbono Visual Área cumulativa ≤0,05%   Área acumulada ≤3%
Arranhões na superfície do silicone causados por luz de alta intensidade Nenhum   Comprimento cumulativo ≤1 diâmetro da pastilha
Lascas de borda por luz de alta intensidade Nenhum permitido ≥0,2 mm de largura e profundidade   5 permitidos, ≤1 mm cada
Contaminação da superfície de silício por luz de alta intensidade Nenhum    
Deslocamento do parafuso de rosca ≤500 cm² N / D  
Embalagem Cassete multi-wafer ou recipiente de wafer único Cassete multi-wafer ou recipiente de wafer único Cassete multi-wafer ou recipiente de wafer único

Folha de dados do wafer SiC tipo HPSI de 4 polegadas

 

Folha de dados do wafer SiC tipo HPSI de 4 polegadas
Parâmetro Grau de produção MPD zero (grau Z) Grau de produção padrão (grau P) Grau fictício (grau D)
Diâmetro   99,5–100,0 mm  
Espessura (4H-Si) 500 µm ±20 µm   500 µm ±25 µm
Orientação de wafer Fora do eixo: 4,0° em direção a <11-20> ±0,5° para 4H-N; No eixo: <0001> ±0,5° para 4H-Si
Densidade de microtubos (4H-Si) ≤1 cm² ≤5 cm² ≤15 cm²
Resistividade (4H-Si) ≥1E9 Ω·cm   ≥1E5 Ω·cm
Orientação plana primária (10-10) ±5,0°
Comprimento plano primário 32,5 mm ±2,0 mm
Comprimento plano secundário 18,0 mm ±2,0 mm
Orientação plana secundária Face de silício para cima: 90° CW do plano principal ±5,0°
Exclusão de Borda   3 milímetros  
LTV/TTV/Distorção de arco ≤3 µm/≤5 µm/≤15 µm/≤30 µm   ≤10 µm/≤15 µm/≤25 µm/≤40 µm
Rugosidade (face C) polonês Ra ≤1 nm  
Rugosidade (face Si) CMP Ra ≤0,2 nm Ra ≤0,5 nm
Fissuras nas bordas causadas por luz de alta intensidade Nenhum   Comprimento cumulativo ≤10 mm; comprimento único ≤2 mm
Placas Hexagonais por Luz de Alta Intensidade Área cumulativa ≤0,05% Área cumulativa ≤0,05% Área cumulativa ≤0,1%
Áreas de politipia por luz de alta intensidade Nenhum   Área acumulada ≤3%
Inclusões de Carbono Visual Área cumulativa ≤0,05%   Área acumulada ≤3%
Arranhões na superfície do silicone causados por luz de alta intensidade Nenhum   Comprimento cumulativo ≤1 diâmetro da pastilha
Lascas de borda por luz de alta intensidade Nenhum permitido ≥0,2 mm de largura e profundidade   5 permitidos, ≤1 mm cada
Contaminação da superfície de silício por luz de alta intensidade Nenhum   Nenhum
Deslocamento de parafuso de rosca ≤500 cm² N / D  
Embalagem   Cassete multi-wafer ou recipiente de wafer único  

Aplicação do wafer de SiC

 

  • Módulos de energia de wafer de SiC para inversores de veículos elétricos
    MOSFETs e diodos baseados em wafers de SiC, construídos sobre substratos de wafer de SiC de alta qualidade, proporcionam perdas de comutação ultrabaixas. Aproveitando a tecnologia de wafers de SiC, esses módulos de potência operam em tensões e temperaturas mais altas, permitindo inversores de tração mais eficientes. A integração de matrizes de wafer de SiC em estágios de potência reduz os requisitos de resfriamento e o espaço ocupado, demonstrando todo o potencial da inovação em wafers de SiC.

  • Dispositivos RF de alta frequência e 5G em wafer de SiC
    Amplificadores e interruptores de RF fabricados em plataformas de wafer de SiC semi-isolantes apresentam condutividade térmica e tensão de ruptura superiores. O substrato do wafer de SiC minimiza as perdas dielétricas em frequências de GHz, enquanto a resistência do material do wafer de SiC permite uma operação estável em condições de alta potência e alta temperatura — tornando o wafer de SiC o substrato preferido para estações base 5G e sistemas de radar de próxima geração.

  • Substratos optoeletrônicos e de LED de wafer de SiC
    LEDs azuis e UV cultivados em substratos de wafer de SiC se beneficiam de excelente correspondência de rede e dissipação de calor. O uso de um wafer de SiC polido com face C garante camadas epitaxiais uniformes, enquanto a dureza inerente do wafer de SiC permite um afinamento fino do wafer e um encapsulamento confiável do dispositivo. Isso torna o wafer de SiC a plataforma ideal para aplicações de LED de alta potência e longa vida útil.

Perguntas e respostas sobre wafers de SiC

1. P: Como os wafers de SiC são fabricados?


UM:

Wafers de SiC fabricadosEtapas detalhadas

  1. Wafers de SiCPreparação de matéria-prima

    • Use pó de SiC de grau ≥5N (impurezas ≤1 ppm).
    • Peneire e pré-asse para remover resíduos de carbono ou compostos de nitrogênio.

  1. SiCPreparação de Cristais de Semente

    • Pegue um pedaço de cristal único de 4H-SiC e corte ao longo da orientação 〈0001〉 para ~10 × 10 mm².

    • Polimento de precisão para Ra ≤0,1 nm e marcação da orientação do cristal.

  2. SiCCrescimento PVT (Transporte Físico de Vapor)

    • Carregue o cadinho de grafite: fundo com pó de SiC, topo com cristal semente.

    • Evacue para 10⁻³–10⁻⁵ Torr ou preencha com hélio de alta pureza a 1 atm.

    • Aqueça a zona da fonte de calor até 2100–2300 ℃ e mantenha a zona de sementes 100–150 ℃ mais fria.

    • Controle a taxa de crescimento em 1–5 mm/h para equilibrar a qualidade e o rendimento.

  3. SiCRecozimento de lingotes

    • Recozer o lingote de SiC já crescido a 1600–1800 ℃ por 4–8 horas.

    • Objetivo: aliviar tensões térmicas e reduzir a densidade de deslocamentos.

  4. SiCFatiamento de wafer

    • Use uma serra de fio diamantado para cortar o lingote em fatias de 0,5–1 mm de espessura.

    • Minimize a vibração e a força lateral para evitar microfissuras.

  5. SiCBolachaLixamento e polimento

    • Moagem grossapara remover danos de serragem (rugosidade ~10–30 µm).

    • Moagem finapara atingir planura ≤5 µm.

    • Polimento Químico-Mecânico (CMP)para atingir um acabamento espelhado (Ra ≤0,2 nm).

  6. SiCBolachaLimpeza e Inspeção

    • Limpeza ultrassônicaem solução Piranha (H₂SO₄:H₂O₂), água DI e depois IPA.

    • Espectroscopia XRD/Ramanpara confirmar o politipo (4H, 6H, 3C).

    • Interferometriapara medir planura (<5 µm) e deformação (<20 µm).

    • Sonda de quatro pontospara testar resistividade (por exemplo, HPSI ≥10⁹ Ω·cm).

    • Inspeção de defeitossob microscópio de luz polarizada e testador de riscos.

  7. SiCBolachaClassificação e triagem

    • Classifique os wafers por politipo e tipo elétrico:

      • 4H-SiC tipo N (4H-N): concentração de portadores 10¹⁶–10¹⁸ cm⁻³

      • 4H-SiC Semi-Isolante de Alta Pureza (4H-HPSI): resistividade ≥10⁹ Ω·cm

      • 6H-SiC tipo N (6H-N)

      • Outros: 3C-SiC, tipo P, etc.

  8. SiCBolachaEmbalagem e Envio

    • Coloque em caixas de wafer limpas e sem poeira.

    • Etiquete cada caixa com diâmetro, espessura, politipo, grau de resistividade e número do lote.

      Wafers de SiC

2. P: Quais são as principais vantagens dos wafers de SiC em relação aos wafers de silício?


R: Em comparação com os wafers de silício, os wafers de SiC permitem:

  • Operação de alta tensão(>1.200 V) com menor resistência.

  • Maior estabilidade de temperatura(>300 °C) e melhor gerenciamento térmico.

  • Velocidades de comutação mais rápidascom menores perdas de comutação, reduzindo o resfriamento no nível do sistema e o tamanho dos conversores de energia.

4. P: Quais defeitos comuns afetam o rendimento e o desempenho do wafer de SiC?


R: Os principais defeitos em wafers de SiC incluem microtubos, discordâncias do plano basal (BPDs) e arranhões superficiais. Microtubos podem causar falhas catastróficas no dispositivo; BPDs aumentam a resistência ao longo do tempo; e arranhões superficiais levam à quebra do wafer ou ao crescimento epitaxial deficiente. Portanto, inspeção rigorosa e mitigação de defeitos são essenciais para maximizar o rendimento do wafer de SiC.

Horário de publicação: 30/06/2025
Pressione Enter para pesquisar ou ESC para fechar